반도체 후공정 정리 (패키징)

 AI를 위한 반도체 산업이 성장하면서 반도체 생산 공정의 산업에도 지각 변동이 일어나고 있다. 기존의 생산 공정은 파운드리나 IDM (종합반도체회사)에서 반도체 칩을 생산하고, OSAT (후공정) 업체에 칩을 넘기기면 테스트 및 패키징을 해서 고객에게 공급되는 구조였다. 하지만, AI를 위한 반도체는 메모리 용량, I/O 속도 등 기존의 한계를 뛰어넘는 성능을 요구했고, 기존 후공정 기술 만으로는 이를 커버하기 힘들어졌다. 이런 흐름 속에서 전공정의 기술들이 후공정에 적용되기 시작하였으며, IDM들도 후공정 사업에 뛰어들고 있다. 이번 글에서는 후공정의 기본적인 용어 정리부터 최근 공정 트렌드를 정리해보려고 한다. 전체적인 내용은 SK하이닉스 블로그에 잘 정리되어 있으니, 같이 참고하면 좋을 것 같다. [1] 

 일반적으로, 팹리스 (Fabless)에서 반도체를 설계하고, 파운드리 (Foundry)에서 원형 웨이퍼 위에 회로를 올려서 많은 반도체 IC (칩)를 생산한다. (칩을 생산하는 전공정도 매우 복잡하지만, 본 포스팅은 후공정에 초점을 맞추고 있기에 생략한다) 1장의 웨이퍼 위에 여러 개의 칩이 올라가는데, 수많은 칩 중 일부 불량이 있을 수 있기 때문에, 불량인 칩을 골라내는 테스트 공정이 들어간다. 높은 온도 및 전압 등 스트레스를 가해서 초기 불량을 잡아내는 Burn-in 테스트, Probe card를 이용해서 칩의 핀에 신호를 흘려주고 원하는 신호가 나오는지 확인하는 테스트 등의 테스트 공정이 진행된다. 많은 I/O 및 집적도가 높은 회로일수록 세밀한 공정을 요구하게 되고, 정밀한 테스트 공정 부품, 장비들도 발맞춰 개발되고 있다. 국내 상장사로는 ISC와 리노공업 등이 테스트 공정에 들어가는 소켓 등을 생산하고 있다.

 AI를 위한 반도체에서 가장 주목받고 있는 공정 중 하나가 패키징이다. 생산한 칩(CPU, GPU, 메모리 등)은 여러 칩 간의 상호작용을 통해 하나의 시스템을 구성하기 때문에, 생산된 칩은 칩 간의 신호를 주고받을 수 있는 외부 시스템과 연결할 통로가 필요하다. 또한, 생산된 칩은 기계/화학적으로 약하기 때문에, 칩을 보호해 주면서 외부 시스템과 연결할 통로를 만드는 것이 패키징의 주요 역할이다. 추가적으로, 전류로 인한 열을 잘 방출시키는 냉각 기능 등 여러 요소가 고려되어야 한다. 칩을 잘 만들어도, 발열 및 I/O 등의 문제로 패키징 구현이 불가능할 수 있기 때문에, 반도체 회로 설계 시에도 패키징 부서와 가능성 검토 등 협력이 필요하다.

 패키지 방식을 정리하면 다음과 같다. 컨벤셔널 패키지는 칩 레벨로 자르고, 패키징을 하는 방식, Wafer Level Package (WLP)는 웨이퍼 레벨로 패키징을 하고, 자르는 방식이다. 컨벤셔널의 리드프레임 타입은 높은 성능을 요구하지 않는 배선이 1층인 시스템에 아직도 많이 쓰이며, 더 복잡한 배선을 요구하는 시스템에서는 서브스트레이트 타입을 사용한다. 서브스트레이트를 사용할 때는 (Fine Pitch) Ball Grid Array (BGA/FPBGA)라고 부른다.

리드타입 / FPBGA

 WLP는 패키징 공정 전체를 Wafer Level로 진행하는 WLCSP(Wafer Level Chip Scale Package), Chip과 외부를 wafer Level로 배선을 다시 연결해 주는 RDL(Re-Distribution Layer), solder bump를 wafer에 배치해서 외부와 연결하는 Flip Chip Package, 수직으로 뚫는 방식(TSV, Through Si Via)을 통해서 적층 된 칩의 내부 연결을 해주는 TSV Package가 있다.

기본 IC 칩 패키징

 기본적으로 Package는 IC칩과 패키지 기판 (Substarte)을 연결하여, 이를 메인기판과 연결할 수 있도록 한다. 하지만, 패키지 기판 없이도, 안정성을 확보하면서 메인기판과 전기적 연결을 할 수 있는 패키징인 Wafer Level Chip Scale Package (WLCSP)라는 기술을 개발했다. WLCSP 방식은 패키지 기판을 추가하지 않아도 되기 때문에, 원가절감 측면에서도 유리하며, 기판을 통과하여 신호를 전달하는 것이 아니라 I/O가 바로 메인보드로 전달되기 때문에 전송속도 및 소비전력 면에서도 유리하다. 

 WLCSP는 Fan-in WLCSP와 Fan-out WLCSP로 나뉘며, Fan-in WLCSP는 공정이 끝날 때까지 wafer를 자르지 않고, 공정을 진행하며, wafer 위에 배선과 절연층, Solder ball을 배치한 패키지다. wafer 위에 모든 요소가 다 올라라기 때문에 최종 반도체 폼팩터가 가장 작아질 수 있다는 장점이 있다. 또한, Substrate 같은 매개체가 없기 때문에, 전달 경로가 짧아서 전기적 성질이 좋으며, 원가 절감에 유리하다. 하지만, 면적 등의 이유로 모든 요소가 wafer 위에 배치 불가능하면, 패키징이 안 된다는 단점이 있다. 이 문제점은 I/O가 많아지는 최근 고성능 칩의 경우에는 크리티컬 한 문제다. 

 Fan-out WLCSP는 wafer에서 칩을 먼저 자르고, 칩 주변에 EMC라는 재료를 채워서 새로운 wafer를 만들고, wafer level 공정을 진행한다. 칩을 자르고 새로운 wafer를 만드는 과정에서 불량인 칩은 패키징 공정에서 제외할 수 있기 때문에, 공정 비용을 save 할 수 있으며, 칩보다 큰 면적에 더 많은 수의 (더 빠른) I/O를 배치할 수 있다는 장점이 있다.

Fan-in & Fan-out WLCSP

 Fan-out WLCSP의 장점을 잘 살린 TSMC는 지금까지도 이 방식 (TSMC: FOWLP) 아이폰의 Application Processor (AP)를 거의 독점으로 생산하고 있다. 이를 넘어서기 위해, 삼성전자는 Fan-out 방식을 택하되, 기존 원형 웨이퍼로 패키징을 진행하는 Fan-out Wafer Level Package (FOWLP)가 아닌 사각형 패널 위에 올려놓는 Fan-out Panel Level Package (FOPLP)를 밀었지만, 현재 대부분의 공정이 원형 웨이퍼를 가정하여 진행되고 있기 때문에, 당장은 점유율에서 밀리고 있다. (PLP 점유율 10% 내외)

 Fan-out WLCSP에서 TSMC 같은 파운드리 업체가 OSAT 시장으로 진출하기 시작했고, 2024년에는 Fan-out 후공정을 진행함에 있어서 파운드리 업체의 점유율이 약 71%에 달할 것으로 예상된다. (출처:Yole, 이베스트투자증권 리서치센터) 이처럼, 일부 공정에서는 파운드리와 후공정의 경계가 허물어지고 있는 상황에서 후공정의 중요성은 전보다 높아지고 있다.

 

TSV (Through Sillicon Via)

 TSV는 칩과 칩 등을 수직으로 뚫어서 연결하는 패키징 방법이다. TSV는 뒤에 서술할 Hybrid Bonding과 밀접한 관련이 있는 매우 중요한 공정으로 자세한 공정 방식은 이 글에 담기 조금 길어서 별도의 링크를 첨부한다. [3] 여러 칩을 옆으로만 배치하여 연결하는 것이 면적이나 전기적 특성 면에서 불리함이 있으니, 이를 아파트처럼 쌓아서 해결하는 방식이다.

 TSV의 공정을 보면, 실리콘을 수직으로 뚫고, Micro bump (bump는 ball의 작은 버전)가 다음 layer로 연결이 되어있다. Micro bump를 서로 연결시켜 주는 방법으로 필름을 각 층에 덧대고 다리미처럼 위에서 열을 가하면서 눌러주는 Thermal Compression (TC) 본딩이 많이 사용되었다. (TC 본딩을 잘하는 한미반도체가 수혜주로 주가가 많이 오르기도 했다) TC 본딩도 좋은 방법이지만 각 층에 균일하게 열과 압력을 전달하는 이슈 등의 이슈가 있다. 이를 극복하기 위해, SK하이닉스는 칩 간극을 액체로 채우고 굳히는 underfill, 칩을 보호하는 몰딩을 동시에 진행하는 MR (Mass Reflow)-MUF 공법을 개발하여 문제점을 극복하고자 했다.

 TSV의 기본 원리는 HBM에서 주로 사용되었다. AI 반도체를 지원하기 위해, 고대역의 메모리 (HBM)가 필요한데, 기존의 패키징 방식으로는 메모리의 I/O에는 한계가 있다. 따라서, DRAM을 수직으로 쌓고, 각 층을 연결함으로써, 면적을 최소화하면서 엘리베이터처럼 수직으로 I/O를 확보하는 방식이다. 작년 하이닉스 및 삼성전자의 실적에 빨간 불이 켜지면서 Capex 투자가 줄었지만, HBM을 위한 Capex 투자는 꾸준히 증가하고 있다.

TSV 방식

Hybrid Bonding (하이브리드 본딩)

 HBM의 TSV 공정에서 Bump의 피치 (간격)를 줄이는 Micro bump를 사용했지만, 진화하는 HBM은 더 많은 I/O를 넣도록 요구했다. 이를 위해, 기존 방식보다 더 진화한 기술인 하이브리드 본딩이 나왔다. 단, 아직까지 하이브리드 본딩은 일부 고스펙의 시스템에 활용될 수 있는 기술이고, 모든 반도체가 하이브리드 본딩을 활용하는 것이 능사는 아니다.

 디일렉에 하이브리드 본딩 및 반도체 동향에 대해 쉽게 설명한 동영상이 있어서 이를 공유한다. [4] 쉽게 얘기하면 Bump를 없애고 (Bumpless), 구리끼리 바로 연결시키는 (Cooper to Cooper) 공법을 사용했다. 기존의 본딩 방법이 아니라 Cooper끼리 바로 연결하기 때문에 기존과는 다른 방식들이 사용되는데, 대표적으로 CMP (연마) 공정을 하고, 구리를 정렬하고 플라스마 진공 챔버에 넣어서 공유결합을 시킨다. CMP 공정과 플라스마 진공 챔버를 이용한 공정 모두 OSAT 업체에서는 진행하지 않는 공정이기 때문에, SK하이닉스 및 삼성전자 같은 IDM이 할 수 있는 영역이라는 의견이 많다. CMP 및 플라스마 증착 등을 위한 AppliedMaterial, 배시 등의 해외 업체들이 주목받고 있다.

 

 Chiplet 

 더 나아가, 하나의 칩으로 모든 것을 해결하는 것이 아니라, 세분화된 로직을 가진 칩을 기능별로 쪼개고, 각 칩을 2D (옆으로), 3D (위로), 2.5D (인터포저를 통해)로 연결하는 칩렛에 대한 연구/개발이 각광받고 있다. [2] 이때, 수직의 연결에는 위에서 서술한 TSV가 사용된다. 기존에는 하나의 칩 중 일부 기능이 불량일 때는 전체가 불량이 발생하지만, 각 기능별로 칩을 쪼개면, 양품인 칩만을 연결할 수 있기 때문에 수율에도 긍정적이며, 모두가 같은 선단 공정을 사용할 필요가 없다는 점도 장점이다. (높은 성능을 요구하는 특정 칩에만 선단 공정을 사용하면 된다.) 이런 장점들로 칩렛이 각광받고 있으며, 인텔, 퀄컴 등의 대기업을 포함하여, 스타트 업들도 관련 연에 뛰어들고 있다.

Conclusion

 이 글에서는 반도체 후공정의 간단한 용어 정리부터 최근 주목받고 있는 TSV, 하이브리드 본딩 등의 기술들을 정리해 보았다. 반도체 기술은 다양하게 발전하고 있지만, 모든 반도체에 유리한 반도체 공정은 없는 것 같다. 저스펙으로 싸게 반도체를 만드는 것이 중요하면 리드타입 반도체로 패키징을 할 수도 있고, HBM처럼 높은 대역폭을 위해 I/O를 늘려야 할 때는 하이브리드 본딩으로 패키징을 할 수도 있다. 공학이라는 것이 최소한의 비용으로 성능을 최대화하는 것이고, AI 시대에는 I/O 수가 주요 Metrics이기 때문에, TSV나 하이브리드 본딩이 주목받고 있는 것 같다.

 2023년 한 해는 ChatGPT의 등장과 함께 AI 섹터가 주목받고, AI를 돌릴 수 있는 GPU/NPU가 주목받고, 최신 GPU에 필요한 HBM이 주목받고, HBM 생산하기 위한 TSV, 하이브리드 본딩 장비 등이 주목받았다. 반도체 섹터를 보면, 가장 전방의 Application부터 이를 지원하기 위한 후방산업 소부장까지 이어지는 Value chain까지 큰 수혜를 본 한 해가 아니었나 싶다. 2024년에는 최근 끝난 CES, 2월에 진행될 MWC, 앞으로 출시되는 글로벌 업체들의 발표 세션에 귀를 기울이면서, 다음에는 어떤 기술이 필요하고, 어떤 소부장 주들이 주목받는 것을 파악해야 할 것이다.

 

Reference

[1] [반도체 후공정 3편] 반도체 패키지의 종류(3/11) (skhynix.co.kr)

[반도체 후공정 3편] 반도체 패키지의 종류(3/11)

[2] [반도체의 이해 7편] AI시대, 새로운 차원으로 가는 패키징 기술! 칩렛 그리고 3D SoC (7/7) (skhynix.co.kr)

[반도체의 이해 7편] AI시대, 새로운 차원으로 가는 패키징 기술! 칩렛 그리고 3D SoC (7/7)

[3] https://news.skhynix.co.kr/post/seominsuk-column-wafer-level-package-2

[반도체 후공정 8편] 웨이퍼 레벨 패키지 공정 (8/11)

[4] https://www.youtube.com/watch?v=N4n5nDEWqQo